“华为这篇论文，最重要的观点是：每一代制程工艺真正交付的是‘对时间的压缩’，即空间尺寸缩减（先进制程下晶体管间距缩小）只是手段，而压缩信号传播的时间（减小时延）才是目的。”就华为公司董事、半导体业务部总裁何庭波在署名论文中提出韬（τ）定律（下称“韬定律”）的意义，芯和半导体创始人、总裁代文亮在接受上海证券报记者采访时表示，华为将“时间常数τ”作为优化目标，这一框架首次让工艺工程师、电路设计师、架构师、系统工程师等可以围绕同一个量、用同一套单位展开协同优化。多位业内人士的看法是，韬定律的发布，为半导体产业明确了一件事：下一个10年，竞争的胜负手不在单芯片节点上，而是在封装、存储带宽、互连和系统设计，以及支撑这一切的系统级EDA（电子设计自动化）工具链上。论文显示，在技术路线上，华为采用Chiplet（芯粒）先进封装、三维集成电路（3DIC）、逻辑折叠（LogicFolding）三条技术路线叠加共存方式，在垂直集成上实现不同粒度的重组优化。而到2035年实现硬件集成度提升超过100倍，面临的三大挑战分别为：EDA工具链断代、跨晶圆工艺偏差、能量守恒法则。“这种叠加带来的根本性设计工程挑战，是传统以单芯片为边界的EDA工具链无法胜任的，也是STCO（系统技术协同优化）系统级EDA得以提出、发展的核心缘由。”对于华为将EDA工具链的缺位视为韬定律落地的最大工程障碍，代文亮表示，当一个封装体同时涉及芯粒间互连、3D层间混合键合和片内逻辑折叠时，信号完整性、电源完整性、热分布与机械应力的分析边界已无法在任何单一层级上实现单独闭合；混合键合界面的寄生电容与电阻组合（RC）需要与布线段RC联合标注才能准确预测延迟；Chiplet间的大电流切换在封装基板上耦合为电源噪声，影响相邻裸片时序。这些问题相互缠绕，必须在“芯片—封装”联合建模的统一视角下求解，即构建以系统技术协同优化（STCO）为核心的系统级EDA平台。在代文亮看来，除了芯片端，AI算力时代，韬定律在落地时遇到的另外一大挑战是：超节点（SuperNode）下的STCO多物理场协同挑战，这恰好也是当前系统级EDA面临的最复杂设计课题之一。华为认为，大规模AI智算集群下，系统规模从单芯片扩展到数万颗芯片，此时减少数据传输中时间的重要性，已彻底超越减少计算本身的时间，并提出三层协同
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